An efficient current-based logic cell model for crosstalk delay analysis

 Electrical Modeling for High Bandwidth IO Link  Chirayu Amin, Chandramouli Kashyap ¬ Intel Corp., Hillsboro, OR  Prateek Bhansali ¬ Univ. of Minnesota, Minneapolis, MN     Parametric Cell Delay Models and their Applications in 65/45nm Digital Designs  Jiayong Le ¬ ExtremeDA, Palto Alto, CA     Morning Break/Discussion: 10:20 ‐ 10:40am     Trajectory Based Models And Their Applications To Standard Cell Modeling  Saurabh Tiwary ¬ Cadence Design Systems, Berkeley, CA    Transistor Level Gate Modeling for Accurate and Fast Timing, Noise, and Power Analysis  Shiva Raja, Ferenc Faradi, Murat Becer, Joao Geada ¬ CLK Design Automation, Inc., Littleton, MA     Cell‐level Robust Electrical Analysis Model for Timing and SI Analysis  Igor Keller, King Ho Tam, Vinod Kariat ¬ Cadence Design Systems, Inc., San Jose, CA    Lunch Break: 12:10 ‐ 2:00pm, Cedar...

• Type: Conference
• Year: 2009
• Where: ISQED
• Authors: Debasish Das, William Scott, Shahin Nazarian, Hai Zhou
• Keywords: Hardware, ISQED 2009, chandramouli kashyap ¬ intel corp., hillsboro, or Prateek bhansali ¬ univ. of minnesota